FPGA设计技巧
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元查找表（LUT）。而且还有一些其他资源，例如：
DSP:实际上就是乘加器，FPGA内部可以集成多个乘加器，而一般的DSP芯片往往每个core只有一个。换言之，FPGA可以更容易实现多个DSP core功能。在某些需要大量乘加计算的场合，往往多个乘加器并行工作的速度可以远远超过一个高速乘加器。
SERDES:高速串行接口。将来PCI-E、XAUI、HT、S-ATA等高速串行接口会越来越多。有了SERDES模块，FPGA可以很容易将这些高速串行接口集成进来，无需再购买专门的接口芯片。
CPU core:分为2种，软core和硬core。软core是用逻辑代码写的CPU模块，可以在任何资源足够的FPGA中实现，使用非常灵活。而且在大容量的FPGA中还可以集成多个软core,实现多核并行处理。硬core是在特定的FPGA内部做好的CPU core,优点是速度快、性能好，缺点是不够灵活。
不过，FPGA还是有缺点。对于某些高主频的应用，FPGA就无能为力了。现在虽然理论上FPGA可以支持的500MHz,但在实际设计中，往往200MHz以上工作频率就很难实现了。
对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。时钟是FPGA开发人员的生命线，也是整个系统的“血液”。
3）跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样；对于数据信号，可以采用异步fifo。需要注意的是，异步fifo不是万能的，一个异步fifo也只能解决一定范围内的频差问题。
4）尽可能使用FPGA内部的PLL、DLL和MMCM，不要自己产生时钟。
5）对于特殊的IO接口，需要仔细计算Tsu、Tco、Th,并利用PLL、DLL、DDIO、管脚可设置的delay等多种工具来实现。简单对管脚进行Tsu、Tco、Th的约束往往是不行的。
乒乓操作是FPGA设计中经常用到的设计思想，常用于需要提高数据效率的地方。其主要特点有：
T2时刻，buffer 1已被写满，DATA_T2存入buffer 2， 同时buffer 1将DATA_T1送至运算模块处理；
T3时刻，DATA_T3存入buffer A1，同时buffer 2将DATA_T2送至运算模块处理；
从上图也可以看出乒乓操作的核心就是控制缓冲模块的读写，具体可以细化为输入数据控制模块、缓冲模块1、缓冲模块2以及输出数据控制模块，这里的缓冲模块可以是FIFO、BRAM等。
Verilog语法中很多情况都用到了串并转化的思想，旨在与提升运算和芯片运行的速度，串行转并行已经成为设计中不可缺少的一种思维。。串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用寄存器、RAM等实现。在乒乓操作的图例中，就是通过 RAM实现了数据流的串并转换，而且由于使用了RAM，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，应该用同步时序设计完成串并之间的转换。对于复杂的串并转换，还可以用状态机实现。
串转并的设计思想具体是这样的，首先准备好一组寄存器，当来了一位数据的时候，寄存器组左移（右移）一位，然后把发送过来的数据寄存到寄存器组的最低位（最高位），当一组数据完整接收完毕的时候，标志位会变高，表示当前数据可以采样。
module study(clk, rst_n, data, data_out); //端口列表input clk, rst_n; //时钟，复位输入input data; //输入数据output reg [7:0] data_out;reg [3:0] count; reg [7:0] temp;always @ (posedge clk or negedge rst_n) //时序逻辑，异步复位if(!rst_n)
begin
data_out <= 0;
temp <= 0;
count <= 0;
end
else if(count < 8) //计数表示只接8个数据 begin
temp <= {temp[6:0],data}; //移位寄存器 count <= count +1'b1;
end
else
begin
data_out <= temp; //接到后输出 endendmodule
采用计数方法，将并行的数据的总数先表示出来，然后发送一位数据减一，后面的接收的这样表示: data_out <=data[cnt];
module study(clk, rst_n, data, data_out,load,turn); //端口列表input clk, rst_n; //时钟，复位输入input data; //输入数据input load; //并行数据使能信号input turn; //串行数据使能信号output reg [7:0] data_out;reg [7:0] temp;always @ (posedge clk or negedge rst_n) //时序逻辑，异步复位if(!rst_n)
begin
data_out <= 0;
temp <= 0;
end
else if(load)
temp<=data;
else if(turn) //计数表示只接8个数据 temp <= {temp[6:0],temp[7]}; //移位寄存器 else
begin
temp <= temp[7]; //接到后输出 endassign data=temp;endmodule
流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能提高数据吞吐率（提高处理速度）。使用流水线一般是时序比较紧张，对电路工作频率较高的时候。典型情况如下：
1）功能模块之间的流水线，用乒乓 buffer 来交互数据。代价是增加了 memory 的数量，但是和获得的巨大性能提升相比，可以忽略不计。
2） I/O 瓶颈，比如某个运算需要输入 8 个数据，而 memroy 只能同时提供 2 个数据，如果通过适当划分运算步骤，使用流水线反而会减少面积。
3）片内SRAM的读操作，因为SRAM的读操作本身就是两极流水线，除非下一步操作依赖读结果，否则使用流水线是自然而然的事情。
4）组合逻辑太长，比如(a+b)*c，那么在加法和乘法之间插入寄存器是比较稳妥的做法。
1）优点：流水线缩短了在一个时钟周期内给定信号必须通过的通路长度，增加了数据吞吐量，从而可以提高时钟频率，但也导致了数据的延时。
2） 缺点：功耗增加，面积增加，硬件复杂度增加，流水线就是插入寄存器，以面积换取速度。
Latch——锁存器，是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制其与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个 I/O 口既能输出也能输入的问题。虽然定义复杂，简单来说，锁存器的结构模型如下图所示：
1）在组合逻辑进程中，if语句一定要有else!并且所有的信号都要在if的所有分支中被赋值。
always @（ * ） beginif （ sig_a == 1'b1 ） sig_b = sig_c;end这个是绝对会产生latch的。正确的应该是 always @（ * ） beginif （ sig_a == 1'b1 ） sig_b = sig_c;else sig_b = sig_d;end
另外需要注意，下面也会产生latch.也就是说在组合逻辑进程中不能出现自己赋值给自己或者间接出现自己赋值给自己的情况。
always @（ * ） begin if （ rst == 1'b1 ） counter = 32'h00000000; else counter = counter + 1; end
2）case语句的default一定不能少，原因和if语句相同。
需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。
这个问题倒不是太大，verilog2001语法中可以直接用 * 搞定了。
3）逻辑工作不稳定，特别是latch部分对毛刺异常敏感；
4）某些及其特殊的情况下，如果出现正反馈，可能会导致灾难性的后果。
在支持DDR的IOE（IOB）中也存在着一个latch来实现DDIO。不过在我们平时的设计中，对latch还是要尽可能的敬而远之。
深耕在FPGA 扎根于视频领域
卓越于神经网络
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