如何在Chisel3中添加verilog综合指令？

• Z时代
• 2024-01-10
• 分类：问答

例如，我需要确保寄存器阵列与块RAM合成，然后用Verilog：如何在Chisel3中添加verilog综合指令？

reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 

我如何代码凿的相似？

非常感谢。

回答：

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